鼎帷信息咨询(上海)_电子行业突破与重构：华为“韬（T）定律”引领半导体产业新范式_20260609.pdf


突破与重构华为“韬（τ）定律”引领半导体产业新范式


2026年5月


鼎帷战略创新研究院

观点摘要

01旧范式触壁：几何缩微遭遇物理与经济双重极限

传统摩尔定律依赖的“几何缩微”已逼近物理与经济双重墙。量子隧穿致使开关失控，互连RC延迟死锁主频，登纳德缩放失效引发 “暗硅”；同时，先进制程成本呈指数级膨胀，投入产出严重失衡，致使产业沦为极少数巨头的特权游戏，旧的演进路线已然破产

02 新范式确立： $ \tau $定律以“时间缩微”替代“几何缩微”

华为首度提出“韬（T）定律”，以“时间缩微”替代“几何缩微”，确立信号时间常数 $ \tau $为半导体演进新度量衡。该定律回归性能提升本质，不再执着于缩小晶体管尺寸，而是通过系统性压降信号传播时延，贯穿器件、电路、芯片与系统四层级协同优化，为产业提供了全新数学解法与坐标系。

03 工程实现：架构重构与系统协同实现降维打击

基于t定律的工程路径以架构重构与系统协同为核心。通过逻辑折叠、灵衢总线、光电互联与软硬芯全栈协同四大技术层级，在成熟制程底座上实现性能阶跃。如麒麟2026采用双层逻辑折叠，在14/7nm工艺下实现等效3nm晶体管密度，成功绕开EUV壁垒，证明架构创新可替代几何微缩。

04产业重构：价值重心从制造主导转向设计牵引

产业逻辑正经历从“制造主导”到“设计牵引”的根本性重构。附加值从依赖EUV等重资产前道设备，向后道先进封装、架构设计、散热材料与3D协同EDA工具转移。成熟制程代工重获青睐，打破了几何缩微导致的寡头垄断，使多数企业能在开放解耦的系统创新赛道上参与价值重构。

05终局推演：中国半导体从“听从者”蜕变为“出题者”

制裁倒逼华为跳出“空间内卷”，蹚出以“时间重构”为核心的半导体新范式，促使中国半导体从“规则听从者”向“规则制定者”蜕变。该路线不仅打破了算力垄断与先进制程特权，更以高性价比的系统创新实现算力普惠，标志着全球半导体演进路线的彻底分野，为产业摆脱EUV依赖指明了出路

目录

01 / 旧演进范式的物理与经济双重约束

02 / 新演进范式：τ定律的内涵、规划与商业映射

03 / 基于τ定律的工程实现路径：架构重构与系统协同

04 / 产业逻辑重构：从制造主导到设计牵引

05 / 全球半导体演进路线分野与终局推演

物理维度的失效：传统摩尔定律依赖的“几何缩微”已逼近原子尺度的物理极限，继续缩小晶体管尺寸不仅无法带来性能的同比例增长，反而引发严重的物理效应反噬

尺寸微缩的物理墙

物理尺度的物理极限

量子隧穿击穿开关底线

量子隧穿效应

物理原理：当势垒厚度薄至纳米/埃米级，电子作为波函数，可直接“穿透”绝缘层势垒

具体挑战：制程迈入1-2nm尺度，晶体管栅极长度逼近原子间距。绝缘层过薄导致势垒失效，电子不受控地“穿墙漏电”，栅极丧失对沟道电流的开关控制力

电阻定律与电容效应

物理原理：导线截面积缩小导致电阻（R）激增，线间距缩小导致寄生电容（C）增大。

互连延迟瓶颈

寄生RC成为速度主宰

具体挑战：晶体管本征延迟虽在下降，但连接它们的金属互连线又细又密，RC延迟急剧恶化。信号在线路上的“堵车”时间，远超晶体管开关时间

• 逻辑“0”与“1”混淆，器件开关比急剧恶化。漏电流暴增导致芯片静态功耗失控，逻辑运算错误率飙升

器件失效与功耗失控

物理原理：电压无法随尺寸同比下降（漏电与阈值电压限制），导致动态功耗密度飙升。

功耗散热危机

登纳德缩放失效与暗硅现象

具体挑战：微缩带来极高晶体管密度，漏电与高开关频率双重叠加，芯片局部热流密度指数级上升。散热手段触顶，局部热点极易损毁器件

热力学与功耗密度限制

晶体管再快也没用，系统主频被互连延迟死死锁住。“几何缩微”不再等于“速度提升”，单纯缩小晶体管已无法提升整体速度

微缩悖论

物理墙

算力的自我阉割

“暗硅”现象爆发。为防爆片，芯片同一时刻只能启用少部分晶体管，其余必须断电闲置。微缩塞进去的晶体管成了摆设，性能释放遭遇严苛 “功耗墙”

2nm及以下制程，量子隧穿效应呈指数级上升，传统MOSFET物理“开关”机制名存实亡强行微缩只会收获一个失控发热的“漏勺”

互连墙

7nm之后，互连延迟成为主导；3nm/2nm节点，晶体管自身延迟极小，但周围导线被迫做得极细，内阻升高， $ \tau $ （=RC）变大，芯片提频极其困难

功耗墙

2005年后登纳德缩放失效；当今顶尖SoC仅能同时激活约 20%区域，余下 80%沦为“暗硅”； 3nm建厂与散热成本崩塌


经济维度的不可持续：先进制程的研发与制造成本呈现指数级膨胀，投入产出比严重失衡，使得几何缩微从商业驱动力变成了整个行业的财务包袱

成本大类：吞金巨兽的账单与行业出清

制造成本

具体金额与数据

3nm/2nm单座晶圆厂造价超200亿美元（28nm时代仅约30-40亿美元）

1. 33NA EUV单价约1.5-2亿美元，下一代High-NA EUV单价飙升至 3.5-4亿美元

台积电2023年资本支出达300亿美元，设备折旧占营收比超40%

带来的困难与结果

从28nm时代15家以上代工厂锐减至 3家（台积电、三星、英特尔）

单晶体管成本不降反升

设计与研发成本

具体金额与数据

• 3nm节点单芯片设计预算突破10亿美元（28nm仅约4000万美元）

3nm全掩模套组成本超5亿美元，单次流片测试费高达3000-5000万美元

带来的困难与结果

负担3nm流片费的仅剩苹果、英伟达、AMD、高通、联发科

99%的企业被锁死在 14nm及以上

具体收益指标的崩塌

收益大类：边际递减与商业循环的断裂


密度收益崩塌

晶体管密度年增速从早期的 35%暴跌至 <5%，翻倍周期拉长至6年以上


速度收益腰斩

7nm以下，沟道长度缩小一半，速度提升从4倍骤降至2倍甚至更低


成本收益反转

• 单晶体管成本历史规律是每代下降 30%，但最先进节点现已停止下降并反弹


功耗收益见顶

电压无法随制程同比下降（受限于阈值电压与漏电），能效提升近乎停滞

保本阈值失守

ROI倒挂与商业死局

典型商业反噬案例

台积电明确三年内不采购High-NA EUV，宁愿用旧款EUV硬扛至2029年。本质原因是4亿美金的新设备折旧，根本无法被微弱的线宽收益覆盖


导致的最终结果

当单晶体管成本不再下降，且芯片性能提升 <15%时，终端客户拒绝升级 （手机/PC换机周期延长至36-40个月）

商业循环断裂。代工厂不敢投（怕收不回成本），终端客户不愿买（体验提升不明显），行业陷入“为了微缩而微缩”的财务绞肉机


极高的资金门槛导致代工玩家大规模出清

试错成本超越绝大多数企业的生存线流片失败即破产

主要结论：经济规律的失效宣告“花更多钱买更小尺寸”路线破产

代工报价飙涨，寡头垄断彻底形成

先进制程沦为极少数巨头的特权游戏

技术路线的分叉口：从“提升芯片性能”这一原点出发，产业界曾存在多条平行的演进路线，每条路径都形成了深厚的、具体化的壁垒，但在摩尔定律的黄金期，物理几何压缩成为了绝对主流



目录

01 / 旧演进范式的物理与经济双重约束

02 / 新演进范式：τ定律的内涵、规划与商业映射

03 / 基于τ定律的工程实现路径：架构重构与系统协同

04 / 产业逻辑重构：从制造主导到设计牵引

05 / 全球半导体演进路线分野与终局推演

定义：定律是华为提出的半导体演进新原则，核心是用“时间缩微”替代“几何缩微”。它不仅是技术方法的变更，更是产业指导哲学的更替，为深陷双重墙的半导体行业提供了全新的数学解法与统一度量衡

01 定义与来源

从物理常量到产业定律

$ \tau $的物理定义

• $ \tau $ （Tau，音译“韬”）在电学中代表时间常数，描述电路中信号从一种状态切换到另一种状态，或从一点传到另一点所需的“基础耗时”

• $ \tau $越小，电路切换越快，芯片性能越高

$ \tau = R \times C $ （电阻乘以电容）

$\tau$ 的定律内涵

• T是整个计算系统的核心优化目标

• t不再执着于把晶体管做小（几何缩微），而是致力于系统性降低信号传播时延（时间缩微）

持续

芯片性能与等效密度持续

$ \tau $的提出出处

2026年5月25日，华为何庭波在上海ISCAS2026 （国际电路与系统研讨会）主旨演讲上正式发布

02 底层定义与核心逻辑

被遮蔽六十年的本质回归

τ的底层定义

以“时间缩微”替代“几何缩微”，把信号传递的延迟做短，而非把晶体管尺寸做小

摩尔定律本质

何庭波指出，摩尔定律对最终用户本质影响，从来都不是关于几何的

τ的核心逻辑

开关更快

更小的晶体管提升性能

传播距离更短

更密集的互连提升性能

跨越边界更少

更高的集成度提升性能

每一代迭代的交付物，都是时间的压缩；空间缩微只是压缩时间的工具，而非目的

03 特征时间t的意味与外延

全新的产业度量衡

统一靶心：散乱指标的收敛点

原有困境：性能指标各自为政，缺乏统一语言

统一路径：在T定律下，分散指标全部收敛到T之下，由对应层级的特征时间常数决定

协同价值：工艺工程师、电路设计师、系统架构师软件开发者在同一套语言体系与度量衡中协同优化，消除跨职能沟通的“翻译损耗”

全栈可协同：层级割裂的终结

• 层级界定：全栈指代贯穿晶体管、电路、芯片、系统四个层级

时间常数：

$ \tau = f (\tau_{transistor}, \tau_{circuit}, \tau_{chip}, \tau_{system}) $

模式变革：终结过去各层级独立优化、事后核算时序损耗的割裂模式，实现四层联动协同

跨越十二个数量级统御：从皮秒到秒的统一坐标系

具体跨度：时间维度从皮秒级跨越至秒级；空间维度从纳米级延伸至千米级

技术准则：T成为首个能够贯穿整个计算架构、建立统一优化目标的技术准则，半导体产业第一次重新拥有跨越全尺度的“进步坐标系”


摩尔定律与 $ \tau $定律的对比：摩尔定律与 $ \tau $定律分别代表了“空间扩张”与“时间压缩”两种截然不同的产业演进逻辑，后者在前者失效的领域展现出了更强的生命力

摩尔定律

韬（τ）定律

定义

• 集成电路上晶体管数量约每18-24个月翻倍

• 以“时间缩微”替代“几何缩微”，系统性降低信号时间常数τ为半导体进步新度量

目标与优化维度

• 追求目标：单位面积晶体管数量增加（空间扩张）

• 优化维度：聚焦X-Y二维平面的几何缩微，死磕线宽缩小

• 追求目标：单位时间内计算任务完成量增加（时间压缩）

• 优化维度：聚焦T轴与Z轴，用立体重构换平面微缩

度量衡

特征尺寸（纳米数/nm）

以面积为中心

特征时间常数（τ=RC）

以信号时延为中心，全栈统一靶心

技术路径与依赖

• 前道设备驱动

高度依赖EUV光刻机等物理设备极限突破

• 重资产制造

依赖千亿级晶圆厂投资

• 几何微缩工艺

多重曝光、新材料换用

• 后道封装驱动

依赖3D堆叠/逻辑折叠缩短互连

• 重智力设计

依赖灵衢总线与软硬芯全栈协同

• 架构重构工艺

混合键合、光电互联

未来演进规划

• 路径：从3nm向2nm/1.4nm挺进，依赖High-NA EUV与GAAFET/CFET

• 预期：遭物理墙（隧穿漏电）与经济墙（单晶体管成本反弹）双重阻击，演进近乎停滞

• 路径：从双层逻辑折叠向更多层演进，持续系统级降低τ

• 预期：目标2031年不依赖1.4nm制程达到同等晶体管密度，在光电互联与架构上仍有数量级优化空间

商业与产业影响

• 成本通胀

建厂超200亿美金，流片费超5亿，算力成本飙升

• 寡头垄断

代工与设备仅剩3家与1家，话语权集中

• 创新锁死

99%设计公司无力跟进先进制程，生态固化

• 成本陡降

绕开天价前道设备，成熟制程焕发新生，实现算力普惠

• 价值转移

带动先进封装、散热、黏胶材料等中后道产业链爆发

• 开放解耦

从制程内卷转向系统创新，多数企业可参与重构

演进终点

受制于原子物理边界，面临无法逾越的量子墙

受制于光速与系统架构，目前仍有数量级优化空间


发展现状与未来规划： $ \tau $定律并非停留在纸面上的理论，华为已通过6年的大规模量产验证了其有效性，并制定了明确的未来演进路线图，直指2031年等效1.4nm

过去六年

理论推演→工程验证

覆盖场景与等效性能突破

应用领域

典型产品线

基础制程

等效性能表现

验证目标

智能终端

手机SoC(麒麟系列)

14nm/7nm

接近5nm/3nm

高能效比与低时延

AI算力

AI加速器(异腾系列)

14nm/7nm

接近5nm/3nm

大吞吐与高带宽

通信汽车

基站/车规级芯片

14nm/7nm

接近5nm/3nm

极高可靠性与稳定性

数据存储

大容量SSD

成熟制程

单盘122.88TB

架构创新突破容量墙

· 关键技术与T定律的底层联系

逻辑折叠 （电路层）

软硬芯全栈协同 （芯片层）

• 雏形见于昇腾AI与基站芯片的3D堆叠与垂直集成，通过缩短布线降低RC延迟

源自昇腾Da Vinci架构的算子硬化与鲲鹏处理器的软硬定制消除指令翻译开销；现呼应 $ \tau $的层级函数，将局部协同扩展为系统性压降从器件到软件累积时延的通用准则

灵衢总线 （系统层）

DoB裸片直接焊接 （封装架构）

脱胎于具腾集群HCCS高速互联协议，解决多节点通信拥堵；现演进出灵衢总线，实现超节点统一内存编址，消除跨域延迟瓶颈，直降系统级 $ \tau $常数

短期规划（2026年）

• 践行于大容量SSD，绕开制程限制，通过3D堆叠封装将单盘容量提升至122.88TB；验证了时间缩微以架构创新突破制程墙的降维打击能力

先进制程等效替代的全面爆发

首发旗舰

麒麟2026手机芯片（2026年秋），首发搭载于Mate90系列

核心技术

完整采用双层逻辑折叠技术，在成熟工艺上实现性能阶跃，标志着T定律在消费级SoC全面爆发

关键数据跃升

晶体管密度

1. 5%

达238 MTr/mm²

P核能效

41%

峰值频率

1. 1GHz

扩展落地

除麒麟外，昇腾AI加速器等芯片也将先后落地量产，全面覆盖端侧与智算中心高负载场景

长期规划（2031年）

彻底抹平代差的终极跨越

· 演进路径

逻辑折叠

双层

更多层级

持续深化3D立体堆叠与光电混合互联，拓展物理架构的“Z轴”与“光速边界”

· 远景目标

预计到2031年，高端芯片实现

晶体管密度

达 $ 4 0 0 + \mathrm {M T r} / \mathrm {m m}^{2} $

主频突破5.0GHz

· 里程碑意义

不依赖1.4nm EUV光刻机，实现等效 1.4nm制程的晶体管密度水平，彻底抹平与顶级先进制程的代差，重塑全球半导体演进范式


a缩放系数的定义与场景差异： $ \tau $定律并非均等发力，而是根据场景特征呈现出巨大的杠杆差异。移动端是防御战 （用逻辑折叠保住制程劣势下的能效命门）；智驾是阵地战（用软硬协同守住安全时延红线）；AI算力则是歼灭战 （用系统级 $ \tau $重构实现十倍杠杆的算力碾压）

α缩放系数的底层逻辑：什么是“时间饥饿度”？

数学定义与物理本质

$ \alpha $缩放系数=下一代时间常数缩小的倍数 $ \alpha $越大，说明场景对“时间压缩”的需求越迫切， $ \tau $优化带来的性能放大效应越强

为什么不同场景的α值差异巨大？根源在于场景对以下三个变量的忍耐度不同

数据搬运距离：数据移动越远，消耗的能量与时间呈指数级增长。AI集群跨机柜搬运数据的痛苦远高于手机单芯片内部

实时性红线：系统允许的最大响应时间是多少？自动驾驶的刹车决策若是晚了1毫秒，就是车毁人亡；而手机加载网页慢了0.5秒，用户体验只是降级

功耗天花：设备能承受的功耗上限在哪？手机只有几瓦的电池，不能靠无限拉高频率来降 $ \tau $ ；而数据中心是兆瓦级供电，为了压低 $ \tau $ 可以承受更高的功耗预算

01 移动端场景 （ $ \alpha\approx1. 3 $倍/年）

戴着镣铐跳舞的“渐进式改善

价值梯度：三大场景的差异化投射与商业重塑

场景特征与原理

功耗墙极低：SoC功耗限数瓦，散热差，无法堆砌算力降 $ \tau $

• 单芯片孤岛：手机无多CPU并行，性能全靠单SoC闭环

• $ \alpha $值受限原因：功耗散热限制下， $ \tau $压缩靠微观手段，年时延仅提升1.3倍

定律的具体影响：收益为续航和密度，非主频。逻辑折叠缩短 30%走线、减少 50%时钟缓冲，同制程能效升 41%，突破功耗增

商业与企业变化：卖点从Xnm工艺转向单位功耗算力

案例：麒麟2026芯片。无先进EUV，用逻辑折叠，密度升 55% （238 MTr/mm²），能效升 41%。同等电量下支撑复杂端侧AI大模型，避免过热

02 自动驾驶场景 （ $ \alpha\approx1.5 $倍/年）生死时速下的“实时性保卫战”

场景特征与原理

实时性红线：120km/h下，100毫秒延迟对应3.3米制动误差

传感器数据洪流：激光雷达、摄像头每秒GB级数据，需极短时间融合推理

• $ \alpha $值驱动原因：智驾渴求确定性低时延，为抢几毫秒 $ \tau $，愿付更高硬件功耗代价

T定律的具体影响：T优化决定决策时延生死线。全栈软硬芯协同设计强制引入，砍掉一切不必要的排队与握手时间

商业与企业应用变化：智驾芯片评价从峰值TOPS转向端到端有效推理延迟。系统时延优化成Tier1和车企核心竞争力

案例：华为ADS智驾系统：通过软件与架构协同细粒度调度，压缩传感器数据到制动执行的端到端时延，为 L3/L4高阶智驾提供物理前提

03 AI集群场景 （ $ \alpha\approx10 $倍/年）

生死时速下的“实时性保卫战”

场景特征与原理

数据搬运黑洞：AI集群超80%能耗、70%成本用于数据搬运，计算单元常在“等数据”

• $ N^{2} $与N的拓扑困局：算力按 $ N^{2} $增长，带宽/供电按N增长，算力越强数据越喂不饱

• $ \alpha $值爆发原因：大模型每1-2年算力翻百倍，传统互联无法支撑。打通通信 $ \tau $可杠杆式释放10~100倍算力

t定律的具体影响：降低数据在途时间与计算时间同等甚至更重要。t定律三层协同架构（统一总线+Hi-ONE+3DFolding）发挥10倍以上放大效应

商业与企业应用变化：采购从“买更多GPU卡”变为“买更低延迟整机柜系统”，目标“System-as-One-Chip”

案例：昇腾AI集群：统一总线替代传统PCIe/NVLink，将远程访问延迟压缩至100纳秒；Hi-ONE光互联支持跨机柜传输；3D折叠缓解算力与带宽不匹配

目录

01 / 旧演进范式的物理与经济双重约束

02 / 新演进范式：τ定律的内涵、规划与商业映射

03 / 基于τ定律的工程实现路径：架构重构与系统协同

04 / 产业逻辑重构：从制造主导到设计牵引

05 / 全球半导体演进路线分野与终局推演

技术体系总览： $ \tau $定律的工程实现依赖于一套自底向上的四层技术架构体系，从底层器件到顶层软件，层层递进，将 “压缩时间常数” 的目标贯穿于每一个技术环节

困难与问题(摩尔失效/制裁挑战)

优化思路

核心技术点

基本原理

实现效果与案例数据

4系统与软件层

极紫外光刻机(EUV)受限被制裁断供几何缩微成本指数级飙升，摩尔定律物理触顶

不盲目追线宽，立足成熟制程优化器件结构，深挖频率与能效潜力

混合集成晶体管改良HKMG工艺

同一IC中混合集成FinFET与GAAFET，用图案层标记同步制造，发挥各自性能优势简化高介电常数金属栅极制作步骤

降低生产成本，提升良率在14nm/7nm成熟工艺下，达到接近5nm/3nm的性能表现六年内支撑量产381款芯片

3互联与总线层

2D平面布线过长，RC延迟成最大瓶颈缺乏EUV无法靠缩线宽降延迟，平面物理边界死锁

“逻辑折叠”，以空间换时间2D平铺向3D立体架构重构

逻辑折叠3D堆叠超细间距混合键合/TSV

将逻辑电路像折纸般垂直折叠，缩短互连线层间紧密互联(间距<2微米)，实现垂直信号“坐电梯”直达

麒麟2026晶体管密度+53.5%(238MTr/mm²，等效3nm)布线缩减30%，时钟缓冲器减少>50%P核能效+41%，主频提升~13%

2逻辑与架构层

异构芯粒接口标准各异，转换开销巨大铜导线长距衰减严重，带宽功耗遇顶(内存墙)

灵衢总线统一协议光电混合升维，光子替电子跑长途

灵衢总线统一协议CPO/硅光互连板上裸片封装

统一底层通讯协议，抹平异构接口差异，跨Die零损耗对话光模块共封装/光波导，突破电传输物理极限裸片直接焊接PCB，缩短数据通路

昇腾910D跨芯延迟降幅>90%(<20ns)，集群算力线性度>95%带宽提百倍，功耗降一数量级SSD单盘容量达122.88TB，容量密度提升33%

1器件与工艺层

通用指令集翻译开销大，算力空转严重软硬件分层解耦，软件无法感知3D物理拓扑导致绕路3D堆叠热流密度飙升，静态调度致功耗增

软硬芯全栈协同软件定义硬件，跨层穿透优化，微秒级动态调谐

算子级别硬件定制3D感知穿透编译微秒级DVFS调谐

高频算子直接固化逻辑实现，消除抽象层编译器感知三维拓扑，任务分配给物理距离最近单元OS微秒级监控，精准休眠/唤醒3D核心平衡热与功耗

昇腾达PFLOPS算力，鲲鹏多核性能+50%，功耗-30%远程访问时延缩减500倍(至100ns)数据搬移能耗降至fJ级，系统总体能效翻倍


第一层：器件与工艺层的工程实践：在无法获取最先进光刻机的前提下，器件层不再执着于“尺寸缩小”，而是回归电子运动本质，通过深度优化成熟制程的电气特性，从物理底层最大限度地压缩时间常数 $ \tau $ ，为后续激进架构提供坚实安全的底盘

潜力释放：突破“速度饱和”的物理深潜

速度饱和效应与漏电失控

• 7nm后，晶体管微缩的开关速度收益对折，且关态漏电因栅极控制力减弱而飙升，遭遇“物理墙”

无EUV光刻机，采用DUV多重曝光则良率极低，使尺寸微缩路径受阻

向内求索，提升“单个电子”的奔跑速度

• $ \tau\propto1/$ 迁移率。沟道长度L不能缩小，故提升载流子在沟道中的迁移率，让开关动作更快完成

应变硅技术2.0

在14nm/7nm节点施加极值应力，拉伸NMOS沟道、压缩PMOS沟道，强制提升载流子迁移率

优化功函数金属与界面层，降低界面态密度，解决漏电的同时提升驱动电流

源漏接触电阻攻坚

• 改良源漏极的硅化物接触工艺，降低接触电阻，限制电流输

在固定14nm/7nm几何尺寸下，晶体管开关速度逼近该节点的物理最优解

• 器件级1个百分点的改进，经过层层放大，最终可产生十几个百分点的系统级收益

器件与工艺层

精准调控：阻击“RC延迟”

互连延迟主导与信号畸变

• 进入3nm/2nm，晶体管自身极快，但导线极细，导致电阻R飙升；导线间距极窄，导致寄生电容 C飙升

• $ \tau=R\times C $ ，互连延迟成为性能最大杀手。3D堆叠更会让邻近导线间的串扰（C增加）雪上加霜

降R降C，保护信号“跑得快且不失真”

将互连材料升级为更低电阻率材质，并采用更低介电常数的绝缘材料，在3D结构中实施精准屏蔽

互连金属迭代

• 从传统的铝、铜，向更低电阻率的钴、钌、石墨烯互连演进；局部互连层，直接降低R值

Low-K介质升级

• 采用极低介电常数的材料作为导线间绝缘层，小寄生电容C

X3D寄生参数定制化抑制

针对逻辑折叠带来的立体布线，定制化设计屏蔽层与接地策略，防止层间信号串扰破坏完整性

有效遏制了“越密越慢”的反直觉现象，确保在复杂的3D立体结构下，信号传播时延t不升反降。这让系统级架构师敢于在3D空间内大胆布线，而不必担心信号被“堵死”或“听错”

工艺改良：预埋“3D生命线”

热流密度爆炸与机械应力撕裂

逻辑折叠将晶体管密度提升 55%，热流密度呈指数级上升，传统散热路径彻底失效

• 多层堆叠带来的热膨胀系数（CTE）失配，极易导致晶圆翘曲与键合断裂

前道制造与后道封装一体化设计

在晶圆制造阶段（前道），就必须为后道的散热与应力留好“出口”与“缓冲”，将封装的限制条件前置到工艺开发中

晶圆背面金属化

在晶圆减薄后，于背面沉积高导热金属层，为3D堆叠芯粒提供极佳的垂直热导通路径，让热量直达散热器

应力缓冲工艺

在晶圆制造中预留特定的介质层与钝化层，吸收 3D混合键合时的机械应力，防止芯片剥离

TSV友好工艺调整

优化深沟道刻蚀与侧壁沉积参数，确保硅通孔在极薄晶圆上的良率与可靠性

彻底解除逻辑折叠的“后顾之忧”，让折叠架构拥有了实际工程量产的可能性


第二层：逻辑与架构层的工程实践（逻辑折叠）是 $ \tau $定律的核心灵魂，它将原本平铺的逻辑电路像折纸一样垂直折叠，以空间换取时间，革命性地缩短了信号传输路径

逻辑与架构层的问题痛点：2D平面的“交通死结”

1 关键路径绕行严重

传统2D平面设计，所有门电路平铺，信号需在数百亿晶体管间水平穿行。路径越绕越长，犹如单层仓库里横跨数百米取货

2 RC延迟成为瓶颈

布线长度飙升直接导致电阻R与寄生电容C激增。 $ \tau=RC $ ，互连延迟取代晶体管延迟成为性能最大杀手

3 时钟树与功耗崩溃

长距离布线需插入大量时钟缓冲器，导致时钟偏差大、功耗飙升

NoC数据路径占用大量芯片面积 （>20%）

4 几何缩微受限

缺乏EUV光刻机，无法通过缩小晶体管尺寸来缩短走线，2D平面物理边界触顶

传统2D物理极限已触顶。

HW优化的底层逻辑：以空间换时间的“折纸术”

1 核心思路

打破平面假设，把2D电路“折”成3D立体结构。将数字、模拟、存储电路分区排布至纵向堆叠的多层有源层

2 机理重塑

原本水平绕远路的信号，现可通过垂直互联“坐电梯”直达。物理距离急剧缩短，RC负载骤降， $ \tau $被大幅压缩

3 本质区别

3D封装（如台积电CoWoS）是“把建好的楼叠在一起”（物理整合）

逻辑折叠是“把房间布局重建成跃层”属于设计学3D重构


优化的技术点位和方向：立体重构的工程兵器

1 超细间距混合键合

• 点位：实现层间极密互联的核心。量产版间距1.5微米，目标<2微米，理想状态与顶层金属间距比值趋近1:1

• 方向：消除键合界面的布线冗余损耗，实现真正的一体化完整架构

2 硅通孔（TSV）深度演进

• 点位：孔径与隔离区 <1.5微米，间距 <6微米。当前接点仅下移一层（保守策略）

方向：未来接点下移至M6金属层，可释放超30%高层布线资源

3 SkyBridge与SkyClock

• SkyBridge：利用顶层金属构建数据高速公路，水平与垂直双向布线，芯片面积占用减少>60%。

• SkyClock：从顶层向下配置时钟方案，支持后硅时钟偏斜补偿，性能提升>5%

4 套刻精度与良率控制

• 点位：跨层对准精度低于0.5微米；采用智能冗余设计趋近满良率

优化的效果：麒麟2026的实战答卷

性能指标

传统2D设计

逻辑折叠设计

提升幅度/效果

晶体管密度

~155MTr/mm2

238MTr/mm2

+53.5%~55%(等效3nm水平)

P核能效

基准

大幅提升

+41%

最高主频

~2.75GHz

回归高频

+12.7%~13%(达3.1GHz)

SRAM频率

基准

提升

>40%

时钟缓冲器

数量庞大

大幅削减

减少>50%

时钟偏差

偏差较大

显著优化

降低25%

布线长度

冗长

大幅缩短

缩减约30%

NoC数据路径占用

占用极高

瘦身

减少55%

01设计范式颠覆

战略影响：设计重构到全面升维

转向“架构+封装+设计”协同驱动。在 14nm/7nm底座上打出3nm性能，绕开EUV封锁

02驱动EDA底层重构

• 二维EDA无法处理3D RC负载与垂直互联，倒逼EDA工具链演进为支持三维折叠设计与系统级仿真的新形态

03 演进路线清晰化

从局部关键路径双层折叠，向全域多层折叠（三层、四层及以上）演进，单封装集成度迈向百倍增长

第三层：互联与总线层的工程实践（灵衢总线与光速互联）当计算能力通过逻辑折叠暴涨后，数据流转的通道必须同步拓宽提速。灵衢总线作为系统级的高速经脉，结合光电混合互联，彻底消除了多核多芯粒间的通讯孤岛

01 灵衢总线的统一协议：击碎“巴别塔”式的转换开销

过去痛点：异构集成的“翻译”重梦

问题：传统多芯粒架构中，CPU、AI Core、I/O Die往往采用不同厂家的接口IP（如PCIe、CXL、 AXI总线），协议标准各异

困境：跨芯粒通讯必须经过繁重的“打包-转换-解包”过程。协议转换不仅消耗大量逻辑门面积，更引入高达数十个时钟周期的延迟，让跨芯调用变得极其昂贵

优化逻辑：同构化对话，让异构芯粒零损耗交流

统一底层通讯协议，抹平不同功能芯粒的接口差异。让软件层感知不到物理割裂，使多源异构芯粒如同在同一块单晶硅上无缝对话

原生统一帧格式：定义全栈通用的微包格式，取消传统PCIe/CXL的串并转换与协议隧道开销

具体技术点位与方向

• PHY/MAC层极简融合：物理层与数据链路层深度定制，跨Die信号直出，减少协议栈层级

优化效果与案例：灵衢总线助力昇腾910D实现四芯一体，其跨芯延迟从PCle的~200ns骤降至<20ns，通讯开销削减超 90%，算力线性度>95%

02 光电互联的升维打击：突破“铜墙铁壁”的物理极限

软硬件协同寻址：统一地址空间与缓存一致性模型，跨芯粒调用无需操作系统介入

03 消除系统级拥塞：攻克“内存墙”的最后堡垒

过去痛点：铜导线的“衰减死局”

问题：2cm以上的芯片间连线，高频电信号衰减极其严重 （趋肤效应）。提高带宽只能拼命加宽通道，导致I/O功耗爆炸（占芯片总功耗超 30%），带宽距离积遭遇物理天花板

过去痛点：算力等数据的“旱涝不均”

问题：算力增速远超内存带宽增速（“内存墙”）。传统总线静态分配带宽，高负载时局部拥堵，低负载时链路闲置，导致算力空转

优化逻辑：用“光子”替“电子”跑长途

短距用电，长距用光。在长距离数据传输中引入光电转换与光互连模块，数据以光速穿梭，带宽提升百倍且无视衰减

硬件级动态交警，让数据流“永不为堵”

优化逻辑：

总线不再做被动的“水管”，而是具备智能感知的“调度枢纽”。根据实时负载动态调配带宽，配合缓存一致性机制，消除数据搬移阻塞

硅光微环调制器：利用高Q值微环谐振腔实现极低功耗的光信号调制与解调

• 片间光波导网络：在封装基板内嵌高分子或氮化硅光波导，实现芯片间光信号的点对点直达

具体技术点位与方向

CPO（共封装光学）：将光模块与交换芯片封装在同一基板，缩短电通路至毫米级，降低功耗

具体技术点位与方向

硬件级自适应路由：监测各链路拥塞状态，毫秒级动态切换数据流路径，绕开热点

目录式缓存一致性硬件：采用分布式目录协议，追踪数据块状态，杜绝多核重复读取与假共享。

优化效果与影响：单链路带宽从电互联的56G/112G跃升至Tbps级别（提升百倍）；每Bit传输功耗从pJ级降至fJ级（下降一个数量级）。知识库数据显示，AI系统借助统一总线与光互连，硬件集成度预计提升百倍

近存计算推演：在总线控制器内集成轻量级计算逻辑，数据搬移前完成预过滤

优化效果与案例：彻底消除算力等待数据的顽疾。华为大容量SSD（单盘122.88TB）基于DoB技术与高速总线，实现了存储与计算的极低延迟交互，使数据喂给速率匹配算力狂飙。

第四层：系统与软件层的工程实践（软硬芯全栈协同）当计算能力通过逻辑折叠暴涨后，数据流转的通道必须同步拓宽提速。灵衢总线作为系统级的高速经脉，结合光电混合互联，彻底消除了多核多芯粒间的通讯孤岛

算子级别硬件设置

砍掉“翻译官”，所算即所得

过去痛点

通用指令集的“隔靴搔痒”

问题

AI大模型等特定算法运行于通用 CPU/GPU，需经繁琐指令译码与微码转换，大部分时钟周期浪费在“调度”而非“计算”上

困境

软硬件边界固化，软件层无法直接驱动物理底层，中间抽象层带来巨大时延损耗

让软件“看见”三位折叠物理拓扑

“盲人摸象”式的逻辑映射

编辑器的跨层穿透优化

问题

传统编译器仅关注代码逻辑，对底层芯片2D/3D结构、路径延迟一无所知。

数据可能被跨层分配，3D堆叠的优势被跨Die访问延迟抵消。

优化逻辑

微秒级“踩油门与刹车”

静态调度的“旱涝不均”与“功耗墙”

3D逻辑折叠后热流密度飙升，OS调度不精准则局部热点将烧毁芯片

问题

动态能耗与性能调谐

软硬一体，将软件高频操作“焊”进硅片

打破传统软硬件分层，针对高频核心算子，直接用固化逻辑实现，软件调用直达物理层，消除指令翻译开销

3D感知编译，让数据流“抄近道”

编译器穿透硬件黑盒，感知逻辑折叠的三维拓扑与灵衢总线延迟，将任务精准分配给物理距离最近的计算与存储单元。

传统毫秒级DVFS反应迟缓，算力波动时机功耗白白浪费。

利用 $ \tau $时序裕量，反向置换功耗收益

操作系统具备硬件微结构感知力，实施微秒级监控，在3D堆叠众多核心间动态平衡性能与功耗，实现时延与能耗的双向最优。

技术与方向

AI算子硬化

将Transformer中的Attention MatMul等算子定制为专属AI Core （如昇腾Da Vinci架构）

三大技术方向

存算一体架构

存储单元内直接嵌入计算逻辑数据“原地”计算，消除数据搬运T

定制指令集与 IP核

根据实际负载定制专用指令集与硬件IP

3D拓扑感知调度

编译器内置3D折叠延时模型，自动规避热区与拥堵节点

效果与案例

细粒度数据流控制

三大技术方向

基于实际负载，编译器重排指令流，最大化并发，压低端到端T

鲲鹏服务器CPU：针对云场景定制多核架构与流水线，多核性能提升 50%，功耗降低 30%

统一内存编址编译优化

华为昇腾AI芯片：训练算力达PFLOPS级，能效比远超纯GPU方案

配合灵衢总线，编译器直接生成跨核统一访存代码，省去软件层消息传递

微秒级DVFS调频

调压

OS依据负载瞬间波动，极速升降频，避免算力过剩或不足

麒麟SoC通过全栈协同，让CPU/GPU/NPU在统一调度下，端到端执行时间压至最低。

三大技术方向

3D堆叠核间智能休眠

系统“内存墙”被大幅削弱，并行度急剧提升

精准识别空闲逻辑层，迅速断电休眠，散热裕量留给高负载层

协议栈卸载

统一总线硬件维护缓存一致性，替代传统软件消息交互，降低系统软件调度能耗

华为统一总线将远程访问从数十微秒压至100纳秒 （缩减500倍），通信能耗骤降

AI集群中，超八成能耗原用于数据移动，全栈协同后单比特能耗降至fJ级，系统总体能效翻倍

目录

01 / 旧演进范式的物理与经济双重约束

02 / 新演进范式：τ定律的内涵、规划与商业映射

03 / 基于τ定律的工程实现路径：架构重构与系统协同

04 / 产业逻辑重构：从制造主导到设计牵引

05 / 全球半导体演进路线分野与终局推演

产业链重塑的整体逻辑： $ \tau $定律将半导体产业的重心从“前道制程冲刺”拉回到“后道封装与架构创新”，产业链的价值分配逻辑随之发生根本翻转

底层逻辑一一从“空间霸权“到“时间重构”

产业基石

• $ \tau $定律以“时间缩微”替代“几何缩微”，直接抽离了传统摩尔定律下 “拼线宽、拼光刻机”的价值基石

产业核心矛盾

从“如何把晶体管做得更小”转变为 “如何让信号跑得更快、互连更短”

产业重构

附加值：重资产的前道物理设备→重智力的后道封装、架构设计与软硬协同

产业链：线性从属关系→网状共生关系

影响维度一一价值、生态与痛点的三重剧变

价值重心后移

产业附加值从EUV等前道工序向先进封装（2.5D/3D堆叠）、基板材料、EDA架构设计等后道与设计环节转移。成熟制程焕发新生，先进制程溢价收窄

生态协同升维

产业链从单向线性（设备→制造→封测→应用）变成网状，设计端须提前与封装厂、材料厂乃至软件方联合定义，协作深度空前加强

瓶颈痛点切换

传统的“造不出极紫外光刻机”痛点，切换为“如何解决3D堆叠的散热”、 “如何保证芯粒拼接的良率”与“如何构建统一的 EDA工具链”

产业链环节

影响点位

上游设备

极紫外光刻机(EUV)

上游设备

先进封装设备(键合/堆叠)

上游材料

黏胶/基板/散热材料

上游EDA

架构协同设计工具链

中游制造

前道晶圆代工(极先进制程)

中游封测

2.5D/3D先进封装

中游封测

KGD(已知良好裸片)测试

下游设计

软硬芯协同/逻辑架构

影响细节表：产业链重构的全景拆解

趋势

具体影响

↓

绕开EUV依赖，建厂成本从超200亿美金大幅降级，EUV垄断话语权削弱

↑

3D堆叠与逻辑折叠需求激增，晶圆键合等后道设备成为国产替代新主力

↑

华为专利：通过定位块精准控制胶层厚度减翘曲；散热与黏胶材料需求爆发，新亚制程等受益

↑

从制程驱动转向系统级EDA，需支持逻辑折叠与芯粒联合仿真，呼吁共建基准测试

↓相对

14nm/7nm成熟工艺可达5nm/3nm性能，3nm等极先进制程的必要性与高溢价被削弱

↑

华为"四芯片封装"专利曝光（类似桥接方案，或用于昇腾910D）；DoB裸片直接焊接技术应用

↑

3D堆叠对单颗裸片良率极苛刻，测试环节成本与价值占比双重提升

↑

麒麟2026双层逻辑折叠密度提升55%；灵衢总线与Da Vinci架构实现系统级时延优化


制裁迫使华为跳出了在“空间”维度内卷的旧路径，蹬出了以“时间”为纲的 $ \tau $定律新范式。新范式已有坚实储备，但其根基一一封装工艺、EDA工具、测试散热与开放生态一一仍需持续强化

旧路不通：制裁与物理极限下的路径坍塌

华为面临的困境

在制裁背景下，三条路径被堵死或主动舍弃

路径1：物理几何压缩

走不通

阻碍

EUV光刻机断供，这是该路径的“心脏”

几何缩微已遭遇物理墙（量子隧穿漏电失控）与经济墙（3nm建厂超200亿美元，单晶体管成本停止下降并反弹）

被舍弃

无法获得EUV，则一切依赖极致线宽的设计与制造能力皆为空中楼阁

DUV多重曝光实现7nm（需34步vs EUV 9步），成本与良率（麒麟9000S初期良率约B0%）面临巨大挑战

路径2：器件几何创新

路径3：物理堆叠封装


被主动舍弃

这两条路径仍是“制程节点”的附庸

原因

• 路径二(如RibbonFET)仍需在Intel 18A等先进节点上实现

• 路径三(CoWoS)服务于先进制程芯片的异构集成

• 在无法稳定获取先进制程芯片的前提下，华为在封装上堆叠的只能是落后一两代的裸片，无法获得算力师夸


“答案不在于另一个制程节点，也不在于另一种晶体管架构，而在于改变优化目标本身”

旧路径仍在优化“空间”，但竞争维度必须切换

思路切换： $\tau$ 定律的新框架与储备名门

新思路与新框架：从“空间“到“时间”

新框架

• 以“时间缩微”（压缩）替代“几何缩微”

• $ \tau $ （信号传播时间常数）=R（电阻） $ \times $ C（电容），目标不是缩小晶体管，而是系统性降低 $ \tau $ ，贯穿器件电路、芯片、系统四层

哲学转变

从“谁的晶圆厂更先进”转为“谁的芯片设计更聪明”，用设计、架构与系统协同白创新，抵消制程差距

已实现的技术储备（基于6年381款芯片量产）

电路层

逻辑折叠

将逻辑电路由2D扩展至3D，降低RC延迟

麒麟2026晶体管密度从155提升至238 MTr/mm2（+53.5%）， CPU性能核能效提升 41%，频率提升近13%

系统层

灵衡总线

定义统一互联协议与封装光互联（Hi-ONE），实现超节点统一内存编址

端到端远程访问延迟从数十微秒降至约100纳秒（缩减约500倍）

工具/生态

启云方发布国产EDA软件，开发周期缩短 40%

新凯来补齐制造设备短板

未来仍需强化的命门

01先进封装与混合键合

逻辑折叠

深度依赖超细间距混合键合 (pitch<2微米)

低温键合技术

这是3D集成的物理实现基础，良率与精度是关键

02国产EDA工具链

缩放要求DA具备以下能力

3D版图设计

寄生参数提取


多物理场（电-热-应力）协同仿真与优化能力

目前仍是最大短板之一

03 测试与散热材料

3D堆叠后，芯片节点数指数级增长，测试访问难度倍增

多层有源层热流密度剧增，需要新型导热界面材料、微通道液冷等突破性散热方案

04生态协作

t定律被定义为“开放、兼容的方案”，其最终成功高度依赖与全球产业链在封装材料、光互连标准、软件工具链上的协作，封闭难以成事

封装材料 + 光互连标准 + 软件工具链

受阻与衰退的风险环节：高度依赖先进制程迭代、无法向系统架构维度转型的纯硬件/设备环节，将在“时间缩微”范式转移中面临边际需求锐减的风险

受阻与衰退的风险环节

极紫外光刻机（EUV）需求边际减弱

机理与原理

EUV依赖：传统路径依赖EUV物理曝光缩短线宽

逻辑折叠：摩尔定律通过逻辑折叠在14/7nm成熟制程底座上重构3D布局，直接压缩信号延迟，绕开极紫外物理曝光需求

受损点位

• High-NA遇冷：High-NA EUV等天价设备采购意愿骤降

• 模式触顶：纯靠售卖光刻机及其耗材的商业模式触及天花板

缩放悖论：几何缩微致成本指数崩塌，单晶体管成本不降反升

单一功能先进制程代工受挤压

溢价失效：当成熟产线+折叠可达同等效能，高端制程溢价逻辑失效

具体案例

• 二维局限：二维平面设计无法处理垂直互连与3D RC负载优化，传统工具失灵

• 走线缩减：逻辑折叠将关键路径拆分至双层/多层有源层，走线缩减 30%

产能闲置：3nm/2nm等极昂贵高端产能面临闲置风险

议价下滑：缺乏先进封装与系统级协同能力的纯代工厂议价权断崖下滑，流片订单减少

传统平面设计EDA工具遇冷

老EDA淘汰：仅支持二维布局布线的老版EDA被淘汰

• DUV高成本：用DUV造7nm需34步光刻， Mate60初期良率仅 30%，成本极高

• 多芯、3D缺失：不支持多芯粒协同仿真的软件出局；缺乏3D寄生参数提取与多层联合优化的工具被弃用

• 稀释EUV：逻辑折叠使固定制程下晶体管密度达 2.38亿颗/mm²（涨55%），彻底稀释EUV刚需

流片天价：3nm单次流片费用超5亿美元，仅少数巨头能承担

能效提升：逻辑折叠在固定制程下能效提升 41%主频涨 13%

• 台积电承压：台积电最先进N2/N3制程议价能力受挑战，被迫加速转型

• EDA需3D：优化互连电阻与寄生电容的设计权重急剧上升，要求EDA必须支持SPICE建模、3D版图验证与多层协同设计

公司股价影响

• 平面出局：仅做平面布线的传统工具直接退出主战场

• ASML承压：ASML等极度依赖EUV迭代生存的厂商话语权受压制，面临生存压力

订单萎缩：High-NA EUV可能面临订单萎缩

IDM风险：缺乏系统级异构集成能力的纯代工IDM面临估值重估风险

国产受益：国产代工（中心国际、华虹）因新范式暴涨，冰火两重天

国外萎缩：缺乏3D IC全栈协同设计能力的国外传统EDA巨头份额萎缩

• EDA替代：支持3D协同的国产EDA（华大九天、概伦电子等）暴涨，实现替代性受益


爆发增长产业（1/2）：先进封装与国产EDA承接了从光刻机转移的核心权重，从制造的附庸跃升为性能决定枢纽，进入量价齐升的长景气周期

先进封装环节从“后端附庸”到“性能主战场”

机理与原理

物理依赖：铅定律的物理实现高度依赖3D堆叠与混合键合

受益点位

关键工艺：逻辑折叠将关键路径拆分至多层，混合键合精度直接决定LogicFolding能否落地，TSV工艺水平定义性能上限

定位升级：封装成为性能提升的主引擎

传统封测产能遇冷

1. 5D/3D封装、TSV（硅通孔pitch<6μm）微凸块需求爆发

先进封装产能成为比先进制程更抢手的战略资源

具体案例与数据


华为秘密量产381款遵循定律的芯片，验证 3D封装的大规模产业化能力

HUAWEI

通富微电深度卡位HBM+昇腾Chiplet产线

长电科技承接昇腾910D四芯片封装明牌产线

盛合晶微作为国内3D先进封装核心代工厂，最直接受益

• 拓荆科技作为国内混合键合核心设备稀缺标的，无它则垂直折叠无从谈起

中微公司受益于TSV刻蚀高精度要求；精测电子提供套刻精度<0.5μm的量测保障

资本影响

市场反应：5月25日链定律发布后，A股及港股封测板块连续多日上涨，主力资金明显提前布局

个股表现：华天科技、长电科技等个股创出阶段性新高，产能利用率维持高位，量价齐升预期强烈

国产EDA工具链三维重构下的“0到1”生态垄断

本质重构：韬定律本质是设计方法论的系统性重构一一从“压缩晶体管尺寸”切换为“压缩电路设计路径”

工具依赖：二维平面无法处理垂直互连与3DRC负载，必须依靠EDA支持三维折叠设计、系统级仿真与灵触总线验证

仅支持二维布局布线的旧版EDA淘大

应力挑战：逻辑折叠核心是晶体管堆叠。层数增加导致层间应力成倍放大，需要新型黏胶材料与键合工艺保证可靠连接

• 支持SPICE建模、寄生参数提取、3D版图验证、多层协同优化的新型EDA成刚需

设计环节权重急剧上升

封装基板与键合材料堆叠应力下的“高溢价耗材”

散热挑战：高密度堆叠带来极严峻散热挑战，高导热材料成为刚需

普通基板与耗材淘汰

高密度基板、底部填充胶、高散热铜箔进入高溢价时代，单颗芯片材料价值量显著提升

在14/7nm底座打出7/5nm性能，完全依赖版图优化算法与IP复用平台重构等效密度

华大九天作为华为海思主力EDA供应商，深度配合构建全栈协同设计基准；概伦电子、广立微在器件建模与测试验证环节切入


EDA机遇：国产EDA企业获得从0到1垄断新生态的历史机遇，5月25日华大九天等概念股A股集体暴涨

问接受益：投资链上的申通地铁（投资华大九天）也间接受益于EDA国产化重估


新亚制程：华为海思黏胶材料核心供应商产品COO602专用于BGA、Flip chip底部填充制程，直接适配逻辑折叠的晶体管堆叠需求，深度绑定产业扩张


冠石科技：主营高散热铜箔等功能性器件依托导热材料优化芯片散热，解决逻辑折叠带来的高密度堆叠散热难题

IN65AI

晶赛科技：提供华为海思先进封装晶振（麒麟/昇腾）核心材料

材料环节定位：由于具备高壁垒与定制化属性，在褶定律放量期将享受超额利润

受益标的与逻辑：新亚制程、冠石科技等作为第一梯队直接受益标的，因深度适配堆叠与散热需求，估值逻辑从“普通耗材”升级为“核心功能材料”


爆发增长产业（2/2）：散热系统与成熟制程代工迎来二次生命，AI算力外溢与架构创新让原本被认为即将过剩的产能和传统方案焕发新春

机理与原理

散热方案与热管理材料从“可选件”跃升为“生死线”

热流剧增：逻辑折叠通过3D堆叠成倍提升晶体管密度，导致热流密度呈指数级上升

散热极限：传统二维芯片的石墨烯+VC（均热板）被动散热已触及物理极限

散热刚需：高密度堆叠必须依赖主动散热与极高导热率的界面材料，否则芯片将因热失控而降频乃至损毁

受益点位

传统被动散热组件边际效益递减

路径证明：韬定律证明以14/7nm底座为基础，通过封装+设计双轮重构可等效先进制程密度

成熟制程代工重获青睐 7nm-28nm产线的“二次生命”

产能重估：意味着3nm/2nm不再是唯一出路， 7nm至28nm产线不再是即将被淘汰的落后产能，而是制造高性价比AI与终端芯片的主力

微泵液冷模块、高导热界面材料、液冷泵核心部件需求爆发

散热方案直接决定了折叠芯片的性能释放上限

• EUV刚需稀释：不再追求极致线宽，对EUV光刻机的刚需被稀释

设备商机遇：逻辑折叠对刻蚀、薄膜沉积、减薄、量测等前道与中道工艺提出了新要求，但技术门槛远低于EUV，国内设备商迎来规模化验证与导入黄金窗口

具体案例与数据

昂贵的高端制程产能面临闲置，而成熟制程产能利用率全线拉满

半导体设备国产替代加速绕开EUV的“黄金窗口”

AI算力需求外溢，驱动成熟制程代工进入量价齐升的景气周期

光刻机采购预算向先进封装与成熟制程前道设备转移混合键合、减薄抛光（CMP）、高精度量测设备需求激增


已前瞻研发微泵液冷+风扇的主动散热方案，直接替代传统VC与石墨，为逻辑折叠设备的标配


华为散热战略供应商微泵液冷和风扇最核心标的，直接卡位主动散热架构迭代


南芯科技

awinic

艾为电子

液冷泵核心供应商今年有望随华为方案放量，弹性充足

估值升级：热管理企业估值逻辑从“辅助结构件”升级为 “决定性能的核心子系统”


主营高散热铜箔等功能性器件，解决高密度堆叠带来的局部热点问题

增长预期：随着搭载逻辑折叠的麒麟与昇腾芯片放量，相关散热标的订单将迎非线性增长，股价具备高弹性

冠石科技


中芯国际 (SMIC)

华为海思第一大代工伙伴， 14/7nm底座制程主力承接方。基于褶定律的381款量产芯片均在其产线上流片验证，长期受益于国产芯片制程替代


华虹半导体

14/7nm底座制程另一主力承接方，在功率器件与嵌入式存储上具备优势

市场表现：5月25日韬定律发布后，中心国际华虹半导体A股及港股个股创出阶段性新高

减薄设备

估值修复：成熟代工厂估值从“受制于先进制程的周期股”修复为“自主架构底座的核心资产”，产能利用率维持高位，议价权显著提升

3D堆叠要求晶圆减薄至极薄华海清科、光力科技直接受益于CMP减薄需求爆发

量检测设备

堆叠层数增加导致缺陷难查中科飞测（哈勃投资持股 3.3%）、骄成超声在光学与超声检测上加速替代

海膜沉积/

北方华创、中微公司受益于 TSV深沟道刻蚀与侧壁沉积需求

格局转变：设备端订单与业绩进入兑现期，投资特征从“赢家通吃、高度集中于海外巨头”转向“国产替代全链受益，中小企业机会多”

估值重构：相关设备商因进入华为供应链体系，估值从“周期波动”转向“高成长确定性”


全球技术路线对比（传统几何缩微阵营）：以台积电、ASML、英特尔为代表的传统阵营，仍试图通过昂贵设备与物理修补延续“几何缩微”，但在物理与经济双重墙面前步履维艰，面临边际收益归零与估值重估的深渊

ASML

ASML

极端

设备派

底层逻辑

坚守光刻分辨率至上，认为物理极限必须靠更极端的物理曝光强行突破，依赖“更大数值孔径一更小线宽”的单一路径

技术路线图

2027-2028年：0.55 NA High-NA EUV量产（目标A14/1.4nm）

当前：0.33 NA标准EUV（支撑 3nm/2nm）

刚需被彻底绕过

华为颠覆点

2038年后0.75 NA Hyper-NA EUV（目标金属间距12-16nm的 A3节点）

• 榴定律通过“逻辑折叠”在成熟制程（14nm/7nm）上重构3D布局，2031年即可实现等效 1.4nm密度（突破400 MTr/mm²），直接抽干了High- NA/Hyper-NA EUV的生存土壤

案例

High-NA EUV单台售价约4亿美元，现有EUV光刻机超 100台，若全换需要数百亿美元

tsmc

台积电

修补

代工派

业务与估值影响

当顶级客户发现无需1.4nm光刻机也能达成同等性能， ASML天价设备的订单周期将被拉长甚至取消

估值冲击

差断溢价基石松动商业模式从“不可或缺的卖铲人”退化为“可选的昂贵补充”，长期营收增速与市盈率双杀

前道晶圆微缩仍是核心引擎，2.5D/3D先进封装（CoWoS）仅是缓解互连压力、续命摩尔定律的补充手段，未彻底转向系统架构驱动

intel

英特尔

紧缩

架构派

2025-2029年：N2（2nm）至 A13（1.3nm），明确拒购High- NA EUV，依靠现有EUV设备+多重曝光技术硬扛

封装侧：量产5.5倍光罩尺寸的 CoWoS，主推3DFabric平台，预计2030年2.5D/3D封装市场逼近 350亿美元

制程滞后

意识到3D堆叠重要性，但仍将其视为先进制程的附属品，本质仍是RibbonFET与PowerVia等器件级创新，试图在几何缩微赛道做最后冲刺

2025年：首批两台High-NA EXE:5000投入生产，单季产出3万片

台积电N3制程设计成本超10亿美元、流片超5亿美元

性价比逻辑崩塌

• 韬定律在固定制程下通过折叠实现晶体管密度提升 55%、能效提升 41%

制程节点：18A工艺首次使用 High-NA及PowerVia背面供电， 14A全面导入；长期押注CFET晶体管架构

当客户花14nm的钱能获得5nm的效能，台积电最昂贵的N2/N3代工产能将面临闲置

案例

台积电称High-NA“太贵不买”，实则反映出即便对巨头，几何缩微的经济账也已算不过来

若大客户（如英伟达、苹果）接受“设计重构”替代“制程升级”，台积电前道溢价将大幅缩水

竞争维度错位

英特尔选“器件创新”，华为选 “设计重构”

• 韬定律不仅优化晶体管，更通过灵衢总线、软硬芯协同在系统层级降 $ \tau $

英特尔在单点器件上死磕，华为在全系统时间效率上降维打击

案例

英特尔激进押注High-NA，但制程本身的量产滞后

估值冲击

（Intel4/3多次跳票）使其陷入“先进设备等得起，先进制程造不出”的被动

纯代工护城河变浅缺乏系统异构集成能力的产能沦为大宗商品，议价权下滑使估值从“先进制程垄断”向“封装集成商”回归

估值冲击

巨额资本开支无法带来匹配性能飞跃，若系统级时延优化跟不上，将沦为重资产低周转的代工厂，IDM模式估值持续承压


目录

01 / 旧演进范式的物理与经济双重约束

02 / 新演进范式：τ定律的内涵、规划与商业映射

03 / 基于τ定律的工程实现路径：架构重构与系统协同

04 / 产业逻辑重构：从制造主导到设计牵引

05 / 全球半导体演进路线分野与终局推演

全球技术路线对比：全球产业虽共识于系统架构创新，但只有华为在极端制裁下彻底断奶“先进制程拐杖”，从逻辑折叠的微观折叠到灵衢总线的宏观重构，完成了淬炼式的全闭环创新，实现了系统创新路上的代际领先

全球电子学会路线标准繁荣下的“拼接困局”

底层逻辑

• 拼图游戏：承认单体几何缩微失效，试图通过“异构集成”（把不同工艺的芯粒像乐高一样拼接）延续产业寿命。

技术路线图

• 当前：IEEE与IRDS大力推行UCle等Die-to-Die互连标准，定义物理层与协议层

• 未来3-5年：推动3D Chiplet标准统一，实现跨晶圆厂、跨架构的异构集成。

华为颠覆点

• 外挂式升级：单颗GPU极度依赖台积电先进制程（几何缩微），在算力瓶颈时，通过2.5D封装（CoWoS）把HBM内存贴得更近，用NVLink扩大集群规模。

英伟达（算力堆叠派）先进制程+外挂集成的“功耗深渊”

• 2024-2026年：Blackwell架构，依赖台积电4nm/3nm，单芯片功耗破1000W，采用第五代NVLink与72卡机柜架构

物理连通vs语义融合

2027年后：Rubin架构，继续堆叠GPU与HBM，探索光互连（NVLink Fusion），但底层GPU核心仍绑定最先进制程。

导致各Chiplet间协议转换开销巨大，形成“碎片的局域网”。

学会路线解决了“芯片间怎么连线”，但缺乏统一总线与软件底座

华为“灵衢总线”直接实现原生内存语义与统一编址，免去协议转换

远程访问 t缩减500倍（数十微秒 $ \rightarrow 1 0 0 $纳秒），将多芯片真正融合为“一台机器”。

外挂贴片vs底层重构

英伟达未解决 $ \mathrm{N}^{2} $与N的拓扑困局：算力按面积（ $ \mathrm{N}^{2} $ ）增长，但带宽与供电受限于边缘(N)线性增长，超80%能耗浪费在数据搬运上。

• 华为3D折叠将供电/I/O移至垂直表面，带宽恢复 $ \mathrm{N}^{2} $增长；Hi-ONE光电互联单路8Tb/s，传输距离5cm→100米

逻辑折叠在底层缩短 30%走线。从器件到系统全链路降 $ \tau $ ，实现算力与功耗的双重解放。

• 案例：基于UCIe拼接的通用Chiplet，跨厂商协作调试周期长、效率损耗大。而华为全栈闭环下，软硬芯协同直接砍掉无效开销。

• 影响：单一IP/封装接口供应商的溢价受限，缺乏全栈整合能力的厂商只能赚取低端加工费，估值受压。

• 案例：英伟达GB200机柜功耗达120kW，对数据中心供电与散热是灾难性挑战。若能效比无代际突破，客户TCO（总拥有成本）将崩溃。

影响：一旦华为用成熟制程+全栈重构达到同等有效算力，且功耗大幅降低，英伟达基于“独家先进制程+独家互联”的溢价护城河将被攻破，估值从“算力垄断”回归“基础设施提供商”。

$ \tau $定律落地（1/2）：麒麟2026是 $ \tau $定律从理论走向大众消费市场的首座丰碑，用实打实的参数证明了逻辑折叠可在成熟制程下实现对先进制程的降维打击，宣告成熟制程完全可以撑起顶级旗舰的脊梁

技术与产品：逻辑折叠首秀与Mate90承载

搭载技术

全球首发逻辑折叠技术

单层平面逻辑

拓展至

架构重建

双层折叠架构

打破2D平面假设

落地产品

预计2026年秋季首发搭载于华为Mate90系列手机

将关键路径上的门电路分布到两个垂直堆叠的有源层，如同“把平房改成摩天大楼”

核心创新点：从平面摊铺到立体折叠

互连革命

• 通过超细间距混合键合（量产版1.5微米）连接上下层

信号线大幅缩短，寄生RC急剧下降

全局优化

跨上下两层搭建全局高速片上网络数据路径，供电稳定性同步改善

阶跃式突破：麒麟2026关键数据对标

SRAM位线/字线缩短，访问提速降耗

核心指标

传统2D平面设计

麒麟2026逻辑折叠设计

提升幅度/对标情况

晶体管密度

155MTr/mm2

238MTr/mm2

+53.5%(等效Intel18A/初代台积电3nm)

P核能效

基准

大幅提升

+41%

峰值频率

基准

回归3.1GHz

+12.7%

SRAM工作频率

基准

关键路径缩短

提升超40%，单比特能耗降低

互连与开销

基准

缩减/优化

NoC数据路径面积-55%，布线长度-30%，时钟缓冲器-50%

极速响应

CPU性能核频率强势回归3.1GHz

• 告别制程限制带来的主频低迷，日常滑动、应用启动尽享丝滑

体验跨越：抹平制程代差的终端感知

超长续航

P核能效飙升 41%，同量级任务功耗显著下降

• Mate 90系列续航体验将迎来质的飞跃

重度游戏无压力

华为手机业务的王者归来

• SRAM频率提升超 40%，数据吞吐瓶颈打破

高负载游戏帧率更稳、发热更低

逻辑折叠的空间重构7+成熟制程

未来演进预期

逻辑折叠潜力远未触顶，未来向更多层折叠演进

主要结论：

2029年麒麟主频望达4.0GHz，持续对标顶级制程

提供对标5nm/3nm的旗舰体验

$ \tau $定律落地（2/2）：DoB技术在大容量存储的突围，面对3D NAND断供，华为用DoB板上裸片封装技术强行开辟破局之路，证明了无先进制程也能靠结构微创新实现超越

技术思路：从“先包再装”到“裸片直焊”

传统做法痛点

将NAND裸片封装成独立芯片

焊接到PCB板上

DoB颠覆思路

中间封装环节占据大量体积，空间利用率低，容量遇墙

省去中间封装步骤，直接将裸芯片焊接在电路板上


极致的工艺控制

典型的“用空间重构换性能突围”，与逻辑折叠异曲同工

攻克裸片直接堆叠的散热应力与良率难题

技术实现与极限堆叠效果

实现最高36层裸片的直接堆叠

容量密度突破

单位空间容量密度直接提升 33%

具体数据与效果

技术指标

传统封装方案

华为DoB封装方案

突破效果

封装形式

裸片→封装芯片→焊PCB

裸片→直接焊PCB

砍掉中间环节，释放物理空间

堆叠层数

较低

最高36层

垂直空间极致压榨

单盘容量

行业常规水平

61.44TB/122.88TB(已量产)

超越国际厂商传统封装产品

未来规划

-

245TB版本

持续突破容量天花板

机架容量

常规PB级

2U空间实现2.2PB

存储密度呈指数级跃升

AI数据中心的海量吞吐

体验提升与战略意义

在2U机箱内塞入2.2PB恐怖容量，极大节省机房空间与功耗，为AI大模型训练的海量数据场景提供无可替代的国产化方案

读写效能跃升

• 更短的互连路径与更低寄生效应，降低存储访问延迟，提升数据读写响应速度

打破断供僵局

在3D NAND先进制程获取受限的背景下，用架构创新强行撕开突破口，确保关键基础设施存储供应链安全


华为以“时间缩微”替代“几何缩微”提出 $ \tau $定律，绕开EUV封锁并量产381款芯片验证。这不仅是技术自救，更是从“听题者”变“出题者”的范式跨越，倒逼产业链向架构创新偏转，夺回发展主动权

旧范式触壁

几何缩微物理/经济双重墙

EUV断供，跟随追赶必败

战略转向

放弃跟随内卷，寻找平行破局点

扬长避短：避光刻机短板，扬系统架构长板

新范式确立

以τ(时间常数)替代nm(特征尺寸)

中国首次从“听题者”变“出题者”

技术验证

6年量产381款芯片/麒麟2026逻辑折叠/DoB封装

生态呼唤

闭环非终局，国产产业链需加速适配“时间缩放”

三大适配指向

投资偏转

资源从前道光刻军备竞赛，转向后道封装与架构设计

工具重构

构建τ剖面基准体系，国产EDA支持3D协同与联合仿真

痛点攻坚

攻克3D堆叠散热、芯粒拼接良率(<100ppm)、混合键合(<2μm)

最终目标打破算力垄断，实现算力普惠；重塑产业评价体系，夺回发展主动权


换道领跑将成为

中国科技创新发展的新范式